Freedom E310 Arty FPGA Dev Kit を作ってみたい 1

WSL が新しくなっているかもしれないので、chisel のテストも兼ねて Freedom E310 を作ってみます。
Arty 用の E310 のマニュアルは ここ。論理は GitHub
sudo apt install default-jre
sudo apt install default-jdk

git clone https://github.com/sifive/freedom
cd freedom/
git submodule update --init --recursive ← 途中(riscv-tools)で止めたけど
make -f Makefile.e300artydevkit verilog
おや?Verilog 出てるぞ。WSL の問題、修正されたのかな?
調子に乗って FPGA 用のビルドも試してみます。Vivado は Windows 用を使うので、~/bin/vivado のシェルスクリプトを作ってみました。
cmd.exe /C C:\\Xilinx\\Vivado\\2016.4\\bin\\vivado.bat $*
環境変数がないって怒られました。ちょっと強引ですが、vivado に
cmd.exe /C C:\\Users\\tom01\\bin\\vivado.bat $*
vivado.bat に
set VSRC_TOP=c:\Users\tom01\RISC-V\freedom\builds\e300artydevkit\sifive.freedom.everywhere.e300artydevkit.E300ArtyDevKitConfig.v
set EXTRA_VSRCS=C:\Users\tom01\RISC-V\freedom\rocket-chip\vsrc\AsyncResetReg.v c:\Users\tom01\RISC-V\freedom\rocket-chip\vsrc\DebugTransportModuleJtag.v c:\Users\tom01\RISC-V\freedom\sifive-blocks\vsrc\SRLatch.v
call C:\Xilinx\Vivado\2016.4\bin\vivado.bat %*
で、ビルドが出来たみたいです。
つぎに Arty で流してみます。参考にしたのはいつもお世話になっている ここ。動きませんよ。仕方がないので、SiFive の ビルド済みファイル で試してみるとちゃんと動きました。差分を確認してみたところ、ほかにも細かな違いはありますが、大きくは ”:020000040040BA” 以降のデータが自作の方にはごっそり無いみたいです。たぶん論理はちゃんとできたけど、プログラムがないのだと思います。強引ですが、ここら辺の足りない分をコピーしてリトライするとちゃんと動きました。git submodule update を途中で止めちゃったのがいけないのでしょうね。だってとっても時間がかかるんですよ。

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by tom01h | 2017-04-09 21:33 | PCとか | Trackback | Comments(0)