2017年 10月 07日 ( 1 )

昨日書いたように、バイナリアクティベーション環境にはないはずのデータ ”0” をパディングに使っていたので修正しました。面倒なことに、学習からやり直す必要がありました。

そしてとりあえず第2層だけ Verilog で書いてみました。
C で作った環境を元に Verilator でテストベンチを作っているのですが、C99 で使える可変長配列?なるものが C++ で使えません。仕方がないので、入力と第1層を可変長配列を使わないように書き直して、第2層に繋げました。
とりあえず出力は C で作った環境と一致している模様。
まずは動作確認のために、組み合わせ回路になっています。メモリも非同期アクセスです。正直、大変なのはテストベンチだけです。
いずれは、ちゃんとパイプライン化して、制御回路もある程度は Verilog にしたいですが…

置き場はここ。Python環境はこっち

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by tom01h | 2017-10-07 23:03 | Trackback | Comments(0)