2017年 12月 01日 ( 1 )

YOSYS で合成

YOSYS というオープンソースの論理合成ツールを試して見ました。
ここにあるライブラリ を使っています。

最初に 32bit の A*B を試します。unsigned のみの対応ですが、
Delay = 8844.21 ps
Chip area for this module: 220613.000000

ここから先は今まで作ってきたものを…

Booth 32bit 乗算器 (mul_1.v)
Delay = 10185.20 ps
Chip area for this module: 239962.000000

vscale_mul_div (FPU拡張途中)
Delay = 9326.13 ps
Chip area for this module: 333909.000000

vscale_mul_div (オリジナル)
Delay = 8496.38 ps
Chip area for this module: 96705.000000

estimate_core (全体ではこれを32個使います)
Delay = 4929.48 ps
Chip area for this module: 46230.000000

合成スクリプトの例
read_verilog vscale_mul_div.v
read_liberty -lib osu018_stdcells.lib
proc
flatten
synth -top vscale_mul_div
write_verilog synth.v
dfflibmap -liberty osu018_stdcells.lib
abc -D 10000 -constr example.constr -liberty osu018_stdcells.lib
stat -liberty osu018_stdcells.lib
write_verilog gate.v


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by tom01h | 2017-12-01 23:32 | Trackback | Comments(0)