雑多な趣味の記録帳

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2018年 02月 16日 ( 1 )

zero-riscy のタイミング改善

zero-riscy を ARTY 用に合成すると、100MHz ターゲットで 6ns 以上の違反が出ます。まぁ、実際は動いちゃうみたいですが、対策を考えてみました。
vivado のタイミングレポートはとっても見難いのですが、どうやら aluの加算器を除算の時にも使っているのが原因の模様。multdiv で作ったオペランドが alu に入って、(加算器を共有しているために)条件分岐の判定結果を経由して SRAM まで行きます。面積削減が目的なのでしょうが、ここをワーストにするのはちょっと格好悪い気がするので、multdiv の中に加算器を持ってしまうことにしました。
結果、乗算器を通るパスがぎりぎり 4ns を切れないくらいのワーストパスに。乗算器は BNN アクセラレータ命令のついでに全面見直しをしようと思います。

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by tom01h | 2018-02-16 22:26 | PCとか | Trackback | Comments(0)